基于FPGA的压制性干扰源的研究与设计

摘  要： 提出了一种新型压制系统的设计方案，基于现场可编程门阵列作主控，通过直接数字频率合成技术实现中频信号，通过混频的方式进行频谱搬移。系统具有宽带阻塞式、瞄准式和扫频式三种压制方式，且压制带宽和中心频率步进可调。实测结果表明，系统设计符合要求，能够满足实际需要。
关键词： 压制式干扰；现场可编程门阵列；直接数字频率合成；噪声调频
       无线通信技术的迅速发展和广泛应用给人们的生活带来了极大的便利,但同时也会被违法犯罪分子所利用，使失密、泄密的渠道更加难以控制。通过无线通信手段的失密、泄密问题日益严峻, 同时也向保密技术和电子对抗技术提出了极大的挑战。无线通信是一个开放的电子通信系统, 防止通过无线通信手段的失密行为最直接的方法就是在必要时对一定空间范围内的无线接收机进行压制式干扰, 使其无法正常接收发射机发射的信号[1]。
     压制性干扰的定义为用噪声或噪声样的干扰信号遮盖或淹没有用信号, 阻止对方用电磁波获取目标信息。压制性干扰按频谱特性一般可分为宽带阻塞式、瞄准式和扫频式三大类。每种方式都有其特点和应用场合[2-4]。
     传统的压制系统压制方式单一，频率范围小，系统结构复杂。本文提出一种结合模拟和数字方式，由FPGA作为主控，基于DDS原理的压制系统。本压制系统同时具备三种压制方式，频率范围大，中心频率和带宽步进可调。
1 系统基本原理
     系统方案框图如图1所示。
   
       高斯分布的基带噪声由噪声二极管齐纳击穿产生，经调理电路放大后，由ADC采样后送入核心处理器进行处理。在FPGA中构建伪随机序列虽然相对不复杂，但序列长度有限，实时性不好，所以本文仍然采用模拟的方式产生真正的噪声。在FPGA中构建的DDS模块为本系统的核心。DDS的基本原理如图2所示[5-6]。其输出频率fout=M×fclk/2N。其中，M为频率控制字，N为波形查找表的位数,本系统使用20 bit；fclk为参考时钟，是本设计的DDS模块实际工作的等效时钟。FPGA选用Altera公司Stratix II系列芯片，系统倍频后的工作频率为140 MHz，四通道并行处理等效时钟为560 MHz[7-8]，故输出信号的频率分辨率为Δf=fclk/2N=534 Hz。为了与标准射频设备兼容，本系统输出fout是中心频率为70 MHz的中频信号，对应的中心频率控制字为M0=217（0x20000）。以宽带阻塞式压制为例，介绍频率控制字的生成方法。
   
       根据相关文献，宽带阻塞式压制一般选用噪声调频信号。噪声调频信号的时域表达式为：
     
   
为上变频后的频谱图，(c)图为中心频率500 MHz、带宽1 MHz的噪声调频信号，(d)图为中心频率300 MHz、带宽20 kHz的噪声调频信号。从图中可以看出，输出信号频谱分布与理论设计基本一致。