DS31404 双数字锁相环与PS输出抖动时钟IC

　　DS31404是一个灵活的，高性能的不同频率转换时间和频率合成中的应用集成电路。在其四个和八个输入时钟的输出时钟，每个设备可以接受或生成几乎任何2kHz和750MHz的频率之间。该器件提供两个独立的DPLLs，为两个独立的时钟代路径。
  　　输入时钟分频，分数比例根据需要，不断为监测活动和频率精度。输入时钟的最佳选择，手动或自动，作为两个灵活，高性能数字锁相环每个参考时钟。每个数字锁相环锁定到选定的参考，并提供可编程的带宽，非常高的分辨率缓缴能力，真正无中断输入时钟之间切换。数字锁相环后跟一个时钟合成子系统，已与自己的32位分频器，相位调整四个完全可编程数字频率合成块，两个高速低抖动APLLs和八个输出时钟，每个。分数的APLLs提供缩放和输出的RMS抖动低于1ps少。
  　　对于电信系统，DS31404的所有必需的特性和功能，作为中央计时功能或线路卡时钟IC。用合适的振荡器时，DS31404满足了2层，3e的，3，4E条要求，4，G.812类型I -四，G.813和G.8262。
  　　关键特性
  　　四个输入时钟
  　　差分或CMOS / TTL电格式
  　　任何频率从2kHz到750MHz的
  　　分数缩放的64B/66B和FEC缩放(如64/66，二百五十五分之二百三十七，255分之238)或任何其他降尺度要求
  　　连续输入时钟的质量监控
  　　时钟选择自动或手动
  　　三2/4/8kHz帧同步输入
  　　两个高性能DPLLs
  　　无中断参考输入丢失的开关
  　　自动或手动相位生成输出
  　　缓缴的损失所有投入
  　　可编程带宽0.5MHz至400Hz的
  　　四个数字频率合成器
  　　每个人都可以从要么全数字锁相环
  　　产生任何2kHz倍数高达77.76MHz
  　　每DFS的时钟相位调整
  　　两个输出APLLs
  　　输出频率750MHz的
  　　高分辨率分数为FEC和64B/66B尺度(例如，237分之255，二百三十八分之二百五十五，六十四分之六十六)或任何其他尺度要求
  　　小于1ps RMS输出抖动
  　　同时产生(如为万兆，622.08MHz和156.25MHz为SONET)两名来自同一参考低抖动率
  　　八四组输出时钟
  　　几乎所有的频率从<1Hz到750MHz的
  　　每个组的奴隶一个DFS时钟，任何APLL的时钟，或任何输入时钟(分散和规模)
  　　每个人都有一个差分输出(2慢性粒细胞白血病，2个LVDS / LVPECL的)和/ TTL输出独立的CMOS
  　　32位每输出分频器
  　　两个同步脉冲输出：为8kHz和2kHz范围
  　　一般特征
  　　合适的线路卡IC卡IC或时间用于Stratum 2/3E/3/4E/4，校董会，美国证券交易委员会/欧洲经济共同体，或SSU
  　　几乎所有接受并产生频率高达750MHz的包括赫兹，2kHz范围，为8kHz，NxDS1，NxE1，DS2/J2，DS3的，E3类，2.5米，25米，1.25亿，156.25M，并Nx19.44M高达622.08M
  　　内补偿本振频率误差
  　　与SPI&trade;处理器接口
  　　1.8V工作电压与3.3V的I / O(5V耐压)