本人的高速板学习小经验

推荐（大部分摘自 实例解析PCB设计技巧）
高速电路定义：通常认为，如果如果数字逻辑电路的频率达到45~50MHz，而且工作在此频率上的电路占到整个系统的一定比例（如1/3），就成为高速电路。

高速信号定义：通常约定，如果导线传播时延大于数字信号驱动端上升时间的1/2，则认为此类信号是高速信号，并产生传输线效应。

信号的传播时延通常是由PCB上的实际布线长度决定的，PCB上每英寸的时延值为0.167ns。但是，如果过孔和器件管脚多，布线设置的约束多，时延值将增大。通常高速逻辑器件的信号上升时间是0.2ns。如果板上有砷化镓（GaAs）芯片，则最大布线长度为7.62mm。

传输线效应

传输线是由两个具有一定长度的导体组成，一个导体发送信号，另一个接受信号。在多层板中，每一条线路都是传输线的组成部分，一条线路成为良好的传输线的关键是：它的特性阻抗在整个线路中保持恒定。
PCB上的传输线可以等效为串联合并联的电阻，电容和电感结构。
串联电阻的典型值是0.25~0.55欧姆/in，当然其具体值由铜皮厚度和线宽决定。
传输线会对整个电路带来以下效应：
1：反射信号。产生原因：过长的走线，终端未被匹配。
2：延时和时序错误。产生原因：驱动过载，走线过长。
3 ：多次跨越逻辑电平门限错误。产生原因：信号的震荡发生在逻辑电平门限附近，导致逻辑功能混乱。
4：振铃效应。产生原因：终端未被匹配，导致信号在发送端与接受端多次来回反射。
5：过冲与下冲。产生原因：走线过长或者信号变化太快。
6：串扰。产生原因：信号线距离地线过远，线间距过小，异步信号和时钟信号更容易产生串扰。解决办法是，一开产生串扰的信号或是屏蔽被严重干扰的信号。
7：电磁辐射（EMI）

高速PCB设计策略
现在，高速电路设计的流程通常是：布局---预布线仿真---改变布局---后布线仿真，直到仿真结果符合要求才开始布线。
线宽和线距是影响走线密度的两个重要因素。在设计高速电路板时，布线前需要先确定走线的特性阻抗，在PCB叠层固定的情况下，特性阻抗会决定出合适的线宽，而线距和串扰大小有绝对关系，最小线距，决定了串扰对信号延时与信号完整性的影响是否可以被接受，可以通过预仿真得到最小线距值。也就是说，在布线前需要的线宽和最小线距已经确定好了，并且不能随意改动。

针对传输线效应，有以下控制这些影响的方法：
1：严格控制导线的走线长度
如果采用CMOS或TTL电路进行设计，工作频率小与10MHz，布线长度不应大于7in；工作频率为50MHz，布线长度不应大于1.5in；工作频率达到或是超过75MHz，布线长度不应超过1in。对于砷化镓（GaAs）芯片，最大长度应为0.3in。如果超过这个标准就存在传输线问题。
2：合理规划走线的拓扑结构
PCB走线的两种基本拓扑结构：菊花链（DAISY CHAIN）布线和星型布线。
在控制信号的高次谐波干扰方面，菊花连走线效果更好，但是这种走线的布通率最低。
星型拓扑结构可以有效的避免始终信号的不同步问题
3：抑制电磁干扰
解决信号的完整性问题，最重要的时保证PCB有很好的接地。此外，使电路板的最外层信号的密度最小也是减小电磁辐射的好方法。
4：其他可以采用的技术
去耦电容消除过冲和下冲。
增加电源层和底层。
高速器件布局是尽量靠近，可以减少延时，但同时可能产生串扰和显著的热效应。

实际应用中的终端匹配：
1：RC终端匹配
2：串联电阻终端匹配
3：分离匹配终端方式