频率合成器电路设计

　　一个PLL系统可用于建立一个频率选择性 频率乘数插入里面的一个频率分频器反馈路径之间VCO的输出和相位误差检测器输入。这里是一个比较低的示意图的频率合成器与一个可编程分频器电路三十年。
  　　
  
  　　频率分模数N可以从3到999，在 单增量步骤。在锁定状态下，信号和比较器的输入都在相同的频率，F = N × 1千赫 。结果是3 kHz至999 kHz的范围在1 kHz的增量，这是由可编程的开关位置除以N计数器的频率合成器。
  　　因为它不应该锁定的信号输入参考频率的谐波，APE比较二是用于应用 程序(相比较，我不锁定谐波 )。由于分频器- N分频输出的积极因素是不是50%，相比较二适合直接应用 。相位比较器(二)设置VCO的范围涵盖了0 MHz至1.1 MHz的。此低通滤波器的应用是一个两极，导致标签的过滤器，使在阶跃变化更快锁定的频率。