Allegro PCB Layout (Ⅱ) 高速电路板设计

再贴个第二本书的目录：让大家流流口水！

1.本书的内容涵盖环境变数、属性及设计规范，是每一位使用Allegro 14.2系统的工程师所必备的工具书。 2.以表格化的说明方式让读者可以一目了然、轻松地查看每个环境变数及属性。 3.读者可以建立起自订的工作环境及使用者图形介面，以符合自己的需求及习惯。 4.藉由XNET的设定说明，读者可以很容易地建立起XNET，以简化设计的程序。 5.特别加强有关Constraint Manager的使用范例，让读者可以真正地了解这个工具的精髓。 6.附录中特别收录Allegro 15.0最新版本的安装指南、新功能介绍及剖析、升级注意事项，让读者可以立即上手，发挥新版本的强大威力。 7.随书光碟提供本书上所用到的Allegro范例档案，方便读者直接引用及练习。

注：教师手册、题库光碟、投影片、投影片ppt档、pdf电子书仅供教师使用范例光碟

第一章　Allegro环境变数(Ⅰ) 　1.1　设定专属的环境变数 　1.2　个人化的环境变数档案 　1.3　环境变数的使用说明 　1.4　Autosave分类 　1.5　Autovoid分类 　1.6　Browser分类 　1.7　Config_paths分类 　1.8　Control_panel分类 　1.9　Design_paths分类 　1.10　Display分类 　1.11　Drawing分类 　1.12　Drc分类 第二章　Allegro环境变数(Ⅱ) 　2.1　Etch分类 　2.2　File_management分类 　2.3　Gloss分类 　2.4　Misc分类 　2.5　Plot分类 　2.6　Roam分类 　2.7　Skill分类 　2.8　Ui分类 　2.9　Ui_paths分类 　2.10　User分类 第三章　图形使用介面 　3.1　标准的图形使用介面 　3.2　功能表 　3.3　Allegro Expert功能表 　3.4　工具列 　3.5　控制面板 第四章　Allegro 属性(Ⅰ) 　4.1　ALT_SYMBOLS 　4.2　AUTO_RENAME 　4.3　BUS_NAME 　4.4　COMPONENT_WEIGHT 　4.5　DENSE_COMPONENT 　4.6　DIFFERENTIAL_PAIR 　4.7　DIFFP_2ND_LENGTH 　4.8　DIFFP_LENGTH_TOL 　4.9　ECL 　4.10　ELECTRICAL_CONSTRAINT_SET 　4.11　FILLET 　4.12　FIXED 　4.13　FIX_ALL 　4.14　HARD_LOCATION 　4.15　IMPEDANCE_RULE 　4.16　MAX_BVIA_STAGGER 　4.17　MAX_EXPOSED_LENGTH 　4.18　MAX_PAPALLEL 　4.19　MAX_VIA_COUNT 　4.20　MIN_BVIA_GAP 　4.21　MIN_BVIA_STAGGER 　4.22　MIN_LINE_WIDTH 　4.23　MIN_NECK_WIDTH 　4.24　NET_PHYSICAL_TYPE 　4.25　NET_SCHEDULE 　4.26　NET_SHORT 　4.27　NO_DRC 　4.28　NO_GLOSS 　4.29　NO_PIN_ESCAPE 　4.30　NO_RAT 第五章　Allegro 属性(Ⅱ) 　5.1　NO_RIPUP 　5.2　NO_ROUTE 　5.3　NO_SHAPE_CONNECT 　5.4　NO_SWAP_COMP 　5.5　NO_SWAP_GATE 　5.6　NO_SWAP_GATE_EXT 　5.7　NO_SWAP_PIN 　5.8　NO_TEST 　5.9　PACKAGE_HEIGHT_MAX 　5.10　PACKAGE_HEIGHT_MIN 　5.11　PINUSE 　5.12　PIN_ESCAPE 　5.13　PLACE_TAG 　5.14　PROBE_NUMBER 　5.15　PROPAGATION_DELAY 　5.16　RATSNEST_SCHEDULE 　5.17　RELATIVE_PROPAGATION_DELAY 　5.18　ROOM 　5.19　ROOM_TYPE 　5.20　ROUTE_PRIORITY 　5.21　ROUTE_TO_SHAPE 　5.22　SAME_NET 　5.23　SIGNAL_MODEL 　5.24　STUB_LENGTH 　5.25　TS_ALLOWED 　5.26　UNFIXED_PINS 　5.27　VIA_LIST 　5.28　VOLTAGE 第六章　XNET 　6.1　定义层面堆叠的方式 　6.2　定义电源及接地讯号 　6.3　定义零件的类别及其接脚型式 　6.4　指定零件的Signal Model 第七章　Constraints 　7.1　Constraints简介 　7.2　Standard design rules 　7.3　Spacing rule set 　7.4　Physical rule set 　7.5　Design constraints 　7.6　Electrical constraint sets 　7.7　Areas 第八章　Constraint Manager(Ⅰ) 　8.1　使用简介 　8.2　介面说明 第九章　Constraint Manager(Ⅱ) 　9.1　BUS部份 　9.2　Wiring部份 　9.3　Impedance部份 　9.4　Min/Max Propagation Delays部份 　9.5　Total Etch Length部份 第十章　Constraint Manager(Ⅲ) 　10.1　Match Group部份 　10.2　Relative Propagation Delay部份 　10.3　ECSet部份 附录Ａ　DRC错误简码 　A.1　单一字元的错误代码 　A.2　双字元的错误代码 附录Ｂ　Allegro 15.0 安装指南 　B.1　建议的电脑配备 　B.2　安装指引 　B.3　License指引 附录Ｃ　Allegro 15.0 新功能介绍 　C.1　Dynamic Positive Shapes 　C.2　Differential Pair Overhaul 　C.3　Testprep Update 　C.4　Group Slide 　C.5　Uprev 　C.6　Asymmetrical Part Pin Swapping(Chips.prt) 　C.7　DXF Import & Export Improvements 　C.8　Color Swatches 　C.9　ODB++ Update 　C.10　WinHelp to CDSDoc 　C.11　SCALD EOL 　C.12　Same Symbol Pin DRC Suppression 　C.13　CAD Programs EOL 　C.14　Additional "By Pice" SPECCTRA commands 　C.15　Performance Enhancements 　C.16　Script Migration 　C.17　Quality Initiatives 　C.18　Skill Enhancements 附录Ｄ　Allegro 15.0 板子更新注意事项 　D.1　Dynamic Positive Shapes 　D.2　Differential Ppair 　D.3　TestPrep 　D.4　Script 　D.5　License Control 附录Ｅ　Allegro 15.0 重要功能解析 　E.1　Dynamic Positives Shapes 　E.2　Differential Pair 　E.3　Testprep

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