drl钻孔文件求高手说明下。

文件1：
----------------------------------------------------------------------------------------------
;LEADER: 12
;HEADER:
;CODE : ASCII
;FILE : core-0602-1300-1-8.drl for board core-0602-1300.brd ... layers TOP and BOTTOM
; Holesize 1. = 8.000000 Tolerance = +0.000000/-0.000000 PLATED MILS
; Holesize 2. = 20.000000 Tolerance = +0.000000/-0.000000 PLATED MILS
; Holesize 3. = 71.000000 Tolerance = +0.000000/-0.000000 NON_PLATED MILS
%
G90
X-00001Y00144
X-00001Y00234
X-00003Y00924

文件2：
----------------------------------------------------------------------------------------------
M48
INCH
;LEADER: 12
;HEADER:
;CODE : ASCII
;FILE : aether_core-0602-1-8.drl for board aether_core-0602.brd ... layers TOP and BOTTOM
; Holesize 1. = 8.000000 Tolerance = +0.000000/-0.000000 PLATED MILS
; Holesize 2. = 20.000000 Tolerance = +0.000000/-0.000000 PLATED MILS
; Holesize 3. = 71.000000 Tolerance = +0.000000/-0.000000 NON_PLATED MILS
%
G90
X00000Y00000
X00024Y00031
X00012Y00017

drl钻孔文件求高手说明下，以上是2个钻孔文件，是用一个PCB导出的，allegro版本是15.2，可能是因为参数设置不一样。第一个是正确的，第二个是我导出的，请问我怎么设置NC参数，能导出和第一个一样的drl文件。