急寻：Design Entry HDL高手，一个问题请教

我有一个总线命名为 EMI_A<26..0>， 而同一层次（即同一页原理图）有一个信号要用EMI_A25,那么我给这个信号命名为EMI_A25的时候，这个信号跟总线上的EMI_A25实际上不连在一起的，看一下总线上的这个网络名显示为EMI_A<25>,但是如果我把这个单独的网络命名为EMI_A<25>,软件又是不允许使用<>的，保存的时候会报错。如果涉及的页间的网络连接，也会因此出一些问题。
而在其他的设计工具中，一般情况是总线命名为EMI_A<26..0>,那么各个信号线的网络名实际是EMI_A26/25....
这个软件到底是什么规则呢？望高手指教。