请教SDRAM布线规则 问题，望高手指点。

嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：

SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。

地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。尽量走成菊花链拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。


SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。（SDRAM布线中，SDCLK与DATA的长度相差<=800mil）、、、、、、、、、、、、、、、、、、、








上面这段说明转自网上某篇文章 ：其中 线宽5mil，外部间距12mil，内部间距10mil 这个外部间距和内部间距分别指的是从哪里到哪里啊？ 请明白人指点一下，谢谢！