allegro培训问题及回答汇总

我们在使用CADENCE的过程中遇到的问题基本归结为：
1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
（出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）
2在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
（此问题14.1已经解决，而且同样与操作系统有关）
3 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个Skill程序解决，以后版本将会有选项供用户选择：
; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
; put in during an Allegro session.
;
; To install: Copy del_cline_prop.il to any directory defined
; within your setSkillPath in your
; allegro.ilinit. Add a "load("del_cline_prop.il")"
; statement to your allegro.ilinit.
;
; To execute: Within the Allegro editor type "dprop" or
; "del cline props". This routine should
; only take seconds to complete.
;
; Deficiencies: This routine does not allow for Window or
; Group selection.
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
; SUPPORT FOR THIS PROGRAM.
;
; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props" 'delete_cline_prop)

(defun delete_cline_prop ()
;; Set the Find Filter to Select only clines
(axlSetFindFilter ?enabled (list "CLINES" "VIAS")
?onButtons (list "CLINES" "VIAS"))

;; Select all clines
(axlClearSelSet)
(axlAddSelectAll) ;select all clines and vias

(setq clineSet (axlGetSelSet))
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
(axlClearSelSet) ;unselect everything
)
4.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
（这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
5.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
(修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)
6.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
（请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）
7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!
（15.0版本将增加Undo、Redo功能）
8，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.)
9，公英制转换偏差太大。
（由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）
10，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。
（Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了）

11，Allegro里没有对齐元件的功能。
（后面版本的Allegro将会有对齐功能）
12，垃圾文件太多，不知那些有用。
（Cadence实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。）
13，Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。
(在Allegro右面的Control panel->Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式)

14，编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。
（可以通过调整GRID来修改铜箔，这样一来更容易）
15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.
16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.
(方法一：可以在setup->user preference->display中，勾选display_nohilitefont项，将高亮设为实线显示；
方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表；
方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)
三种方法配合使用，会得到更好的显示效果。


17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。
(使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，因此就不能再进行输入，不过这个问题是可以改进的)
18．在ALLEGRO中没有网络也可以走出一根走线.（很容易造成多余的线头）并且清除线头及多余过孔也不彻底！（GLOSS命令）
(如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。
对无net的断线头，可以通过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。

图一


对有net属性的断线头和VIA(如图二),可采用:

图二
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图)：

点击左边的方按钮，还可以改变参数的设定。
19．14.0的原理图到14。1的PCB转网表时在空板时可以转入，但是后来网表变化，不能转进来
（报错：NET NAME ALREADY EXIST），有时换一台机器即可，随机性很大！
（此问题已解决，请安装最新的补丁盘或到下面地址下载补丁程序、安装：
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
20．ALLEGRO中最好可以方便走排线。
(CCT具备此功能。Allegro走排线功能正在开发中)
21.用Net logic 改变的网络不能反标至原理图
（可以。用tool2->design association可以反标网络）
22.Allegro没有BUS走线的功能，差分线不能同时布线
(目前走BUS线可以到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大加强)
23.CCT差分线布线困难，经常不能转弯，而且有时候想单独处理其中一根线时不被允许
（这种情况可在ALLEGRO中处理,15.0将会对此做较大改进）
24.布线时设定过孔，无法用预缆方式，只能自己去了解过孔名，然后自己敲名字。
（这的确是一个缺点。该问题已列入15.0改进计划）
25.在allegro里推动过孔时有可能会冒出一大堆错，还不能undo.
（14.2对过孔的推挤有很大改进）
26.有时优化走线时，旧线还需要再手动删除。
（优化走线是在原走线的基础上进行，因此不会有新线产生）
27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)
（在14.0版本以后，Allegro增加了未布线的最小线长检查，可以通过对环境变量CHECK_MIN_DELAYS的设置来实现，如果设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离）
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.
（问题提的不很清楚。从14.0开始：
1、因为添了约束管理器,不能从高版本的向低版本传递数据；
2、uprev13.6的板时Flash symbol也需要uprev，勾选use preference中Misc里面的old_style_flash_symbols即可；也可以使用批处理转换，DOS命令：
FOR %%f IN (*.bsm) DO flash_convert %%f
3、如果跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）
29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,
但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
（应该是路径方面的问题，不然Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你可以这么试试，在Concept里重新以Phisical方式Add这个器件，然后Export（用Update Allegro Board 并且勾选ECO）