EDA工具大扫描1

EDA工具简介（一）
Synopsys工具简介

〓 LEDA
　　LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、
或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真
规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力

〓 VCSTM
　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 V
CS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计
，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件
驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个
阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智
能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用
户界面，它提供了对模拟结果的交互和后处理分析。

〓 SciroccoTM
　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的
模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术
与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需
内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要
进行整个系统验证的设计者来说非常重要。

〓 Vera
　　Vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera验证系
统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品，从单片ASIC到多片ASIC组成
的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本
思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分
测试所设计的电路。Vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计
环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。

〓 Physical Compiler
　　Physical Compiler?解决0.18微米以下工艺技术的IC设计环境，是Synopsys物理综合
流程的最基本的模块，它将综合、布局、布线集成于一体，让RTL设计者可以在最短的时间
内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设
计流程中，Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估
性和时序收敛性。

〓 Clocktree Compiler
　　ClockTree Compiler是嵌入于Physical Compiler的工具，它帮助设计者解决深亚微米
IC设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质
量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。

〓 DC-Expert
　　DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Sy
nopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也
是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根
据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受
多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时
间的同时提高设计性能。

〓 DC Ultra
　　对于当今所有的IC设计，DC Ultra? 是可以利用的最好的综合平台。它扩展了DC Exp
ert的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成
。在其中集成的Module Compiler数据通路综合技术， DC Ultra利用同样的VHDL/Verilog
流程，能够创造处又快又小的电路。

〓 DFT Compiler
　　DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Ph
ysical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和
验证技术。DFT Compiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的
测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、
门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖
的分析。
ＥＤＡ工具简介（二）
〓 Power Compiler
　　Power Compiler?提供简便的功耗优化能力，能够自动将设计的功耗最小化，提供综合
前的功耗预估能力，让设计者可以更好的规划功耗分布，在短时间内完成低功耗设计。Po
wer Compiler嵌入Design Compiler/Physical Compiler之上，是业界唯一的可以同时优化
时序、功耗和面积的综合工具。

〓 FPGA Compiler II
　　FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具，可以根据
设计者的约束条件，针对特定的FPGA结构（物理结构）在性能与面积方面对设计进行优化
，自动地完成电路的逻辑实现过程，从而大大降低了FPGA设计的复杂度。FPGA Compiler
II利用了特殊的结构化算法，结合高层次电路综合方法，充分利用复杂的FPGA结构将设计
输入综合成为满足设计约束条件，以宏单元或LUT为基本模块的电路，可以多种格式输出到
用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法，并为IC设计者
用FPGA做样片而最后转换到ASIC提供了有效的实现途径。

〓 Prime Power
　　动态功耗的门级仿真和分析的工具，可精确分析基于门级的设计的功耗问题，逐渐成
为ASIC和对功耗要求较高的结构定制产品（袖珍计算机和通讯设备）设计者的高级解决方
案

〓 PrimeTime
　　PrimeTime® 是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。P
rimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，
并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工
具。

〓 Formality
　　Formality是高性能、高速度的全芯片的形式验证：等效性检查工具。它比较设计寄存
器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，
用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于
整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，以便在流程
的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门
级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天
内运行多次验证，而不是一天或一周只完成一次动态仿真验证。

〓 Saber
　　Saber是Synopsys公司开发并于1987年推出的模拟及混合信号仿真软件，被誉为全球最
先进的系统仿真软件，也是唯一的多技术、多领域的系统仿真产品。与传统仿真软件不同
，Saber在结构上采用硬件描述语言（MAST）和单内核混合仿真方案，并对仿真算法进行了
改进，使Saber仿真速度更快、更加有效、应用也越来越广泛。应用工程师在进行系统设计
时，建立最精确、最完善的系统仿真模型是至关重要的。
　　Saber可同时对模拟信号、事件驱动模拟信号、数字信号以及模数混合信号设备进行仿
真。利用Synopsys公司开发的Calaversas算法，Saber可以确保同时进行的两个仿真进程都
能获得最大效率，而且可以实现两个进程之间的信息交换，并在模拟和数字仿真分析之间
实现了无缝联接。Saber适用领域广泛，包括电子学、电力电子学、电机工程、机械工程、
电光学、光学、水利、控制系统以及数据采样系统等等。只要仿真对象能够用数学表达式
进行描述，Saber就能对其进行系统级仿真。在Saber中，仿真模型可以直接用数学公式和
控制关系表达式来描述，而无需采用电子宏模型表达式。因此，Saber可以对复杂的混合系
统进行精确的仿真，仿真对象不同系统的仿真结果可以同时获得。为了解决仿真过程中的
收敛问题，Saber内部采用5种不同的算法依次对系统进行仿真，一旦其中某一种算法失败
，Saber将自动采用下一种算法。通常，仿真精度越高，仿真过程使用的时间也越长。普通
的仿真软件都不得不在仿真精度和仿真时间上进行平衡。Saber采用其独特的设计，能够保
证在最少的时间内获得最高的仿真精度。Saber工作在SaberDesigner图形界面环境下，能
够方便的实现与Cadence Design System和Mentor Graphics的集成。通过上述软件也可以