[下载][分享]在高速电路设计中信号完整性分析

在高速电路设计中信号完整性分析

187196467，如果您要查看本帖隐藏内容请回复

摘要：
由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。不幸的是，绝
大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才
初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。这包括特征阻抗控
制、终端匹配、电源和地平面、信号布线和串扰等问题。掌握这些知识，对一个数字电路设
计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计
则在设计中尽量避免信号完整性对设计性能的影响。
As system clock frequencies and rise times increase, signal integrity design considerations are
becoming ever more important. Unfortunately many Digital Designers may not recognize the
importance of signal integrity issues and problems may not be identified until it is too late.
This paper presents the most common design issues affecting signal integrity in high-speed digital
hardware design. These include impedance control, terminations, ground/power planes, signal
routing and crosstalk. ARMed with the knowledge presented here, a digital designer will be able to
recognize potential signal integrity problems at the earliest design stage. Also, the designer will be
able to apply techniques presented in this paper to prevent these issues affecting the performance
of their design.
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路
设计中长期被忽略。在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此
对信号完整性的考虑本认为是浪费效率。然而近几年随着时钟率和上升时间的增长，信号完
整性分析的必要性和设计也在增长。不幸的是，大多数设计者并没有注意到，而仍然在设计
中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps 以内。在这样的速率下，在PCB
设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这
一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。例如，考虑到在一个系统中有高性能的ADC 到数字
化接收模拟信号。散布在ADC 器件的数字输出端口上的能量可能很容易就达到130dB （10，
000，000，000，000 倍）比模拟输入端口。在ADC 数字端口上的任何噪声。
设计中的信号完整性并不是什么神秘莫测的过程。对于在设计的早期意识到可能潜在的
问题是很关键的，同时可以有效避免由此在后期造成的问题。本篇讨论了一些关键的信号完
整性挑战及处理他们的方法。



wPRuDDZn.rar (299.62 KB, 下载次数: 0)

2012-9-5 01:47 上传

点击文件名下载附件

300 KB, 下载次数: 369

[下载][分享]在高速电路设计中信号完整性分析