深亚微米集成电路中的ESD保护问题

王 勇 ，李兴鸿

（北京微电子技术研究所，北京 100076）

1 概述

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，集成电路中的MOS元件都采用LDD结构(Lightly Doped Drain)，并且硅化物工艺已广泛应用于MOS元件的扩散层上，同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。此外随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。[1，2]但是这些工艺的改进带来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。本文将对深亚微米集成电路制造工艺引起集成电路抗静电能力下降的原因和传统抗静电保护结构缺陷及改进措施进行深入阐述。

2 深亚微米集成电路中的ESD问题

2.1 工艺引入问题

LDD结构是用来降低MOS管源端和漏端在沟道的电场分布，以克服热载流子效应(Hot carriereffect)所造成的I-V特性因长时间作用而漂移的问题。[2]但是LDD结构在导电沟道两段的深度只有20nm，这等于在源极和漏极的两端形成了两个尖端，尖端放电现象便容易发生在LDD结构上，从而造成这种结构的抗静电能力较低。当这种LDD元件应用于输出级电路时，NMOS元件很容易被ESD所破坏。即使元件具有很大的宽长比，其抗静电能力常低于1 000V。此外，金属硅化物工艺在深亚微米集成电路工艺中已被广泛采用，其目的是为了降低MOS元件在其源极和漏极的串联电阻。在不采用金属硅化物工艺的条件下，N+扩散区的阻值约为30～40Ω／□，但在金属硅化物工艺条件下其阻值降低到1～3Ω／□，由于扩散层的方块电阻大幅降低，使得MOS元件的速度可以大幅度提高。但当金属硅化物扩区的MOS元件被用来做输出级的元件时，由于其源漏电阻都很小，ESD电流便很容易经由PAD传导到MOS元件的LDD结构，极容易因LDD尖端放电而把MOS元件破坏掉，故在深亚微米集成电路中，MOS元件的ESD能力大幅度下滑，制造大尺寸的输出级元件也无法有效地提升其抗静电能力。

2.2 传统电路ESD保护设计及其缺陷

在传统ESD设计上，静电保护元件一般只做在I／O与VSS之间，在PAD与VDD、VSS和VDD之间没有静电保护元件，在这种静电保护设计之下，集成电路内部常出现异常损伤问题。在对地正脉冲(PS)、对地负脉冲(NS)、对电源正脉冲(PD)、对电源负脉冲(ND)四种放电模式中，在图1中ND模式的静电放电负电压出现在输入与VDD之间，VDD在此模式下接地，此负的ESD电压会首先经由输入保护电路传递到VSS电源线上，因VSS电源线在此模式下是浮接的，故加在输入上的负电压会被传递到VSS上，在此模式下，原本电压降在输入与VDD之间的负ESD电压，转变成降在VDD与VSS之间，如果该ESD电压未能有效且快速的被VDD到VSS的静电放电保护电路旁路掉，ESD电压会由VDD与VSS电源线而进入集成电路内部。由于内部元件具有最小的尺寸与间距以节省面积，因而特别容易因ESD而失效，而由于电路内的VDD与VSS布线较长，容易造成一些离散的电阻(Rdd与RSS)与扩散电容(C)，这些离散电阻和电容的分布如图1所示，造成该模式下的NDESD不易被旁路掉。



图2所示为一ND模式的。ESD负电压出现在输出PAD上造成内部损伤的示意图。当一ND模式的ESD负电压出现在输出PAD，在VDD接地输出缓冲级内的PMOS元件会因电压过高而击穿导通来旁路ESD静电电流。但在PMOS元件击穿导通之前，该ND模式的ESD负电压会先经由输出缓冲级的NMOS元件传递到浮接的VSS电源线，因此原本出现在输出与VDD之间的ESD负电压会转而降在VDD与VSS之间导致电路内部的ESD损伤。[5-8]

图3为一正脉冲加于输入而IC另一输出相对接地，图4为一负脉冲加于输出对IC另一输入相对接地的电流流向示意图。图3中可能造成输入脚的ESD保护二极管Dnl崩溃来旁通ESD电流到浮接的VSS上，该电流再由输出脚的NMOS寄生二极管Dn2流出。但是在：Dn2击穿前，该ESD电流会先经由该输入脚的另一ESD保护二极管Dp2而对浮接VDD充电，而浮接的VSS也会因输出脚接地而被Dn2偏压在接近地的电位，因此，发生在已输入脚相对另一输出脚的ESD电压会转变成在VDD与VSS之间的过电电压，该电流会随着VDD与VSS之间而进入集成电路内部而造成电路内部损伤，但输入／输出的ESD保护电路仍能完好无缺，ESD造成的内部损伤可能会使得VDD对VSS的漏电增加，也可能烧毁集成电路内部的元件而使得电路丧失部分的功能，这内部损伤要有功能测试才能找到损伤位置，而ESD造成的内部破坏的位置是一随机现象，很难防范。图4在负电压下，浮接的VSS会因寄生在输出NMOS的二极管Dn2而被偏压到接近负ESD电压，而浮接的VDD电源则被输入到二极管Dpl偏压在已接近地的电位。因此，原本出现住输出对输人的负电压会变为VSS到VDD电源线之间的ESD电压，而电压会经VDD与VSS而进入集成电路内部，从而造成电路损伤。这种损伤方式比上面输入／输出对VDD和VSS情况更易发生，且不易有输入到输出的漏电发现，因此常在ESD测试仪上被误判为正常元件。



为了箝制过高的ESD电压跨在VDD与VSS电源线之间，须在二者之间设计保护电路。一大尺寸栅极接地的NMOS组件连接于IC的VDD与VSS电源线之间，被用来做VDD到VSS静电放电防护电路。若有ESD电压出现在VDD与VSS电源线之间，该NMOS组件将会崩溃导通来旁通该ESD的放电电流。但是，即使有该NMOS组件做．ESD防护组件来旁通ESD放电电流，IC的内部电路依然会出现ESD损伤的问题。因为，该NMOS组件除了提供ESD防护来保护IC内部电路之外，它也要能够保护自己不被ESD电流所破坏，以免因其被ESD损毁而导致该IC无法正常使用。为了保护NMOS组件不被ESD电流所破坏，该NMOS组件通常在布局上便无法使用最小的布局间距。然而，IC的内部电路经常是使用最小的布局间距，这导致了一个问题，就是内部电路组件因具有最小的布局间距，会先崩溃导通，而ESD保护用电路中的NMOS元件因具有较大的布局间距，反而较慢崩溃导通，这使得栅极接地的NMOS组件不能够有效地保护IC的内部电路。

2.3 电源／地线上杂散电容／电阻效应

虽然深亚微米集成电路中的改良设计能够充份保护IC内部电路，避免异常的ESD损伤。但是在电源／地线上的寄生电阻与电容效应会降低改良电路的保护效果。因为ESD放电现象在很短的时间内(约l00ns)便会出现高达数安培的放电电流，如果该改进ESD箝制电路的位置距离ESD的输入或输出脚位太远，则可能会发生时间上来不及启动保护电路的现象。在深亚微米VLSI中，芯片的尺寸越来越大，相对地环绕整个芯片的VDD与VSS电源线更长，其所相对产生的杂散电容／电阻效应也会增加，这反而降低了ESD箝制电路的防护效果。