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allegro中怎样拉伸line线框 admin 2012-9-9 01596 admin 2012-9-9 10:34
如何将一部分package放在package keepin之外而不产生DRC错误？ admin 2012-9-9 0917 admin 2012-9-9 10:34
手动建立封装时发生错误，请大虾们帮忙解决 admin 2012-9-9 0964 admin 2012-9-9 10:34
[求助]如何在Skill程序中转换via的net属性？ admin 2012-9-9 0812 admin 2012-9-9 10:33
很简单的问题 admin 2012-9-9 0950 admin 2012-9-9 10:33
大侠有没有详细点的制作封装库的资料呀？？ admin 2012-9-9 01138 admin 2012-9-9 10:33
[求助]我的16.2试了所有能找到的破解方法,都不行,请大家帮忙! admin 2012-9-9 0744 admin 2012-9-9 10:33
protel to allegro admin 2012-9-9 0991 admin 2012-9-9 10:33
请问powerpcb 的drill drawing层对应allegro的什么层 admin 2012-9-9 01022 admin 2012-9-9 10:32
Allegro c-point admin 2012-9-9 01800 admin 2012-9-9 10:32
国产PCB设计软件 admin 2012-9-9 01764 admin 2012-9-9 10:32
[求助]请问在allegro中怎样给一个VIA指定一个网络名？ admin 2012-9-9 01066 admin 2012-9-9 10:32
印制板从powerpcb转换到allegro后，发现空间避让规则丢失 admin 2012-9-9 01012 admin 2012-9-9 10:31
design entry hdl admin 2012-9-9 01188 admin 2012-9-9 10:31
allegro pcb layout 15.x高速电路设计 admin 2012-9-9 01148 admin 2012-9-9 10:31
allegro的行业优势 admin 2012-9-9 01160 admin 2012-9-9 10:31
我想请老鸟帮我回答 admin 2012-9-9 0908 admin 2012-9-9 10:30
下面我就介绍一下本人一年来对主板理解程度.说得不好请大家多多 admin 2012-9-9 01701 admin 2012-9-9 10:30
有要麻烦高手们了，在Allegrol原理图里怎么打出元件清单（电阻电 admin 2012-9-9 0843 admin 2012-9-9 10:30
提供cadence SPB 15.7 4CD 下载地址[已删除,勿入] admin 2012-9-9 0793 admin 2012-9-9 10:29
allegro15.5安装求助 admin 2012-9-9 01111 admin 2012-9-9 10:29
如果是ALLEGRO文件，这个文件应该如何修改！？ admin 2012-9-9 0761 admin 2012-9-9 10:29
[讨论]如何将ART文件合并 admin 2012-9-9 01865 admin 2012-9-9 10:29
关于auto rename的问题 admin 2012-9-9 0547 admin 2012-9-9 10:29
询问下如何在pcb中加入logo？ admin 2012-9-9 01141 admin 2012-9-9 10:29
原理图生成网络表时出错，求帮助！ admin 2012-9-9 0753 admin 2012-9-9 10:28
[求助]allegro中封装PIN脚数目和原理图不一致 admin 2012-9-9 01077 admin 2012-9-9 10:28
求助：怎样将“Tab"设置为快捷键？谢谢！！ admin 2012-9-9 0977 admin 2012-9-9 10:28
gerber RS274X admin 2012-9-9 0780 admin 2012-9-9 10:27
求助！请问在cadence SPB16里怎么对比原理图和PCB？ admin 2012-9-9 01122 admin 2012-9-9 10:27
[求助]如何快速删除Dangling lines（多余线段）？ admin 2012-9-9 0841 admin 2012-9-9 10:27
[求助]不知道从哪下手 admin 2012-9-9 01073 admin 2012-9-9 10:27
[求助]关于find_dlines这个SKILL，高手来指点，谢谢！ admin 2012-9-9 0665 admin 2012-9-9 10:27
ALLEGRO培训的困惑 admin 2012-9-9 01262 admin 2012-9-9 10:26
请问在allegro中怎么走25度脚的线,一般我们是走45度与90度. admin 2012-9-9 0748 admin 2012-9-9 10:26
请问Allegro输出gerber的一个问题 admin 2012-9-9 0927 admin 2012-9-9 10:26
两个焊盘属于同一个网络号,为什么不能连线 admin 2012-9-9 01117 admin 2012-9-9 10:26
sub-drawing中的网络 admin 2012-9-9 0889 admin 2012-9-9 10:25
有谁下载15.7版本后是这样的吗？ admin 2012-9-9 01245 admin 2012-9-9 10:25
偶滴杰作！！ admin 2012-9-9 0640 admin 2012-9-9 10:25
拜要ALLEGRO15.5的补丁包 admin 2012-9-9 01544 admin 2012-9-9 10:25
Capture 16.02的缺点 admin 2012-9-9 0835 admin 2012-9-9 10:25
原理图出网表如何将器件的Value值也一同带出? admin 2012-9-9 0959 admin 2012-9-9 10:25
求助：6×00中出光绘出现未定义D码问题 admin 2012-9-9 01016 admin 2012-9-9 10:24
请教一下，RJ45网口下面内电层扣铜了，怎么计阻抗？ admin 2012-9-9 0710 admin 2012-9-9 10:24
如何删除作用于All Subclass的 anti etch? admin 2012-9-9 02276 admin 2012-9-9 10:24
ROUTE KEEPOUT admin 2012-9-9 0840 admin 2012-9-9 10:24
请教 目前国内板厂加工工艺最小线宽可以做多少mil. admin 2012-9-9 01350 admin 2012-9-9 10:24
DDR走线长度报错 admin 2012-9-9 0861 admin 2012-9-9 10:23
请教特殊设计，用SKILL完成的算法或方法。 admin 2012-9-9 01047 admin 2012-9-9 10:23
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